rom память что это такое

990x.top

Простой компьютерный блог для души)

ROM — что такое в компьютере?

Приветствую друзья. Сегодня мы затронем тему памяти, а точнее ее тип — ROM. Я постараюсь простыми словами рассказать что это такое, а также где она используется. И еще мы поговорим про RAM. Поехали разбираться!

На самом деле ROM, RAM — не совсем тип памяти.. скорее очень глобальное разделение применения..

ROM — что это такое?

Память, на которой данные хранятся постоянно и не удаляются после выключения компьютера.

Такой тип памяти всегда присутствует не только в компьютере, но и в ноутбуке, смартфоне и других девайсах.

Примеры устройств с памятью ROM:

RAM — что это за тип?

Память, в которой хранятся данные, с которыми работает процессор в данный момент.

Выяснили, что RAM — оперативка, она есть в смартфонах, В ПК, в ноутах.. Заменить ее, расширить в смартфонах нельзя (либо только через сервисный центр и то сомнительно). А вот в ноуте или ПК — можно, нужно просто докупить планку памяти или заменить текущую на большего размера. Вот пример как выглядит планка RAM для ПК:

Планки бывают разного размера и поколения. Например сейчас, на 2020 год актуальный тип — DDR4, но еще недавно был DDR3. Разные типы памяти между собой несовместимы, основное отличие — скорость и обьем, планок DDR3 на 16 гигов почти не найти в продаже, а DDR4 на 16 гигов — предостаточно.

Другие типы памяти

Как видим, некоторые типы памяти нужны только чтобы один раз записать информацию и все. Это полезно, например как уже писал в мобильных модемах — драйвера навсегда вшиты в модем, поэтому с подключением на любом ПК проблем нет.

Оказывается EEPROM это обычная флеш-память, которая используется в флешках, картах памяти, смартфонах и похожих устройствах. Потому что дешевая, механически прочная, компактная, и при этом имеет нормальную скорость и низкое энергопотребление. Минус один и самый весомый — ограниченное число циклов перезаписи, кроме этого такая память не любит электростатический разряд.

Источник

ROM для ПК

ROM для компьютера

Обратите внимание, что ROM и RAM не противоположности, как считают некоторые люди. Это просто типы памяти. Фактически, ROM технически может быть классифицирована как подмножество RAM системы. Другими словами, часть произвольно доступного адресного пространства памяти системы, отображается как один или несколько чипов ROM. Она необходима для размещения позволяющего компьютеру загружаться программного обеспечения. В противном случае, у процессора, при включении ПК, в памяти не было бы никакой программы для выполнения.

Основная ROM BIOS содержится в чипе ROM на материнской плате, но она есть и на картах адаптеров. ROM на картах адаптера содержит необходимые для конкретной карты вспомогательные подпрограммы BIOS и драйверы. Особенно для тех карт, которые должны быть активны в начале процесса загрузки, например, видеокарты. Карты, которые не нуждаются в активных во время загрузки драйверах, обычно не имеют ROM, так как эти драйверы могут быть взяты в процессе загрузки позже, с жёсткого диска.

Стандартный интервал обновления — 15 ms (в миллисекундах), то есть, каждые 15 ms, все строки в памяти автоматически считываются для обновления данных.

К сожалению, обновление памяти отнимает время процессора от других задач, потому что для каждого цикла обновления требуется несколько полных циклов ЦП. В более старых системах цикл обновления мог занимать 10% или более от общего времени процессора. Но в современных, работающих в диапазоне с несколькими гигагерцами системах, обновление служебных данных составляет от общего количества времени CPU порядка доли процента. Некоторые системы позволяют изменить параметры тайминга обновления в настройках CMOS. Время между циклами обновления называется tREF и выражается не в миллисекундах, а в тактовых циклах.

Диалоговое окно периода обновления и другие дополнительные тайминги памяти можно настроить вручную в программе настройки BIOS. Текущий tREF (период обновления) на этой системной плате.

Важно помнить, что ускорение вашей системы за счёт увеличения времени между циклами обновления (tREF), может привести к преждевременному сливу некоторых ячеек памяти, что приведёт к появлению случайных программных ошибок в памяти.

Многие современные системы не позволяют изменять тайминги памяти и сами устанавливаются на автоматические настройки. В автоматическом режиме материнская плата считывает параметры синхронизации из установленного на модуле памяти SPD и устанавливает соответствующую скорость циклирования.

DRAM на 1 бит использует только одну пару транзисторов и конденсаторов, что делает их компактными, позволяя большую ёмкость памяти на чип, чем у других типов памяти. В настоящее время чипы DRAM производят с плотностью до 64 Гб (512 Мбайт) на микросхему, причём на одном транзисторе на бит требуется не менее 4 млрд транзисторов. Транзисторов в чипах памяти намного больше, чем в процессорах, потому что в микросхеме памяти, транзисторы и конденсаторы расположены в сетке (обычно квадратной) простых повторяющихся структур, последовательно. В процессоре, который представляет собой гораздо более сложные схемы различных структур, элементы взаимосвязаны в очень нерегулярной форме.

DRAM используется в системах ПК, так как это недорого, а сами чипы компактно упакованы, из-за чего в небольшом пространстве может вместиться большая ёмкость памяти. К сожалению, работает DRAM относительно медленно — как правило, намного медленнее, чем процессор. Именно по этой причине, для повышения производительности, было разработано много типов архитектур DRAM.

Существует ещё один, хорошо отличимый тип памяти, который значительно быстрее, чем большинство типов DRAM. SRAM, статическое ОЗУ, так названо из-за отсутствия необходимости в периодических частотах обновления, как DRAM. SRAM разработана так, что ей ненужны частоты обновления, к тому же она намного быстрее, чем DRAM и лучше приспособлена к современным процессорам.

У памяти SRAM время доступа 0,25 ns или даже меньше, поэтому она может соответствовать процессорам с тактовой частотой 4 ГГц или быстрее. Это связано с конструкцией SRAM, в которой для каждого бита памяти используется кластер из шести транзисторов. Использование транзисторов, без конденсаторов, означает, что частоты обновления не нужны, так как конденсаторы, с течением времени, не теряют свои заряды. Пока есть питание, SRAM запоминает, что хранится.

С такими характеристиками, почему мы не используем SRAM для всей системной памяти? Ответ прост.

Сравнение DRAM и SRAM

Несмотря на то, что использование SRAM в качестве основной памяти непрактично, дизайнеры ПК нашли способ как с её помощью существенно улучшить производительность компьютера. Вместо того, чтобы тратить деньги на память SRAM как всю RAM, они проектируют высокоскоростную SRAM-память в небольшом количестве, и используют её в качестве кэш-памяти, что намного экономичнее. Кэш SRAM работает на близких или даже равных процессору скоростях, и является памятью, из которой процессор обычно непосредственно считывает и записывает. Во время операций чтения данные в высокоскоростную кэш-память загружаются из низкоскоростной основной памяти или DRAM.

Память работает быстрее, чем 1 ГГц (1 ns), но вплоть до конца 1990-х, была ограничена в скорости 60 ns DRAM (16 МГц). До тех пор, пока процессоры работали на скоростях ниже 16 МГц, доступная DRAM полностью соответствовала процессору и материнской плате, то есть, кеш был не нужен. Однако как только процессоры пересекли барьер в 16 МГц, доступная DRAM больше не смогла им соответствовать, и на PC системы стала поступать SRAM кэш. Поскольку кэш может работать на скорости процессора, он действует в системе как буфер между процессором и медленной DRAM. Кэш-контроллер отслеживает потребности памяти процессора и загружает высокоскоростную кэш-память данными.

Затем, когда процессор обращается к памяти, данные извлекаются из высокоскоростного кеша, а не из более медленной основной памяти.

Каждый раз, когда процессор считывает данные из основной памяти, процессор ждёт дольше, потому что основная память работает намного медленнее, чем процессор. Например, если процессор со встроенным кешем работает на частоте 3,6 ГГц (3,600 МГц) и шине с частотой 1,333 МГц, процессор и интегральный кэш будут циклически работать на частоте 0,28 ns. Тогда как основная память, скорее всего, будет работать почти в пять раз медленнее на 1,333 МГц (0,75 ns). Таким образом каждый раз, когда 3,6 ГГц процессор считывает данные из основной памяти, он эффективно использует только 1, 333 МГц. То есть, процессор находится в так называемом состоянии ожидания, цикле, в котором ничего не делается. Процессор по существу охлаждается, ожидая, пока медленная основная память вернёт нужные ему данные. Очевидно, что никто не хочет, чтобы процессоры простаивали, поэтому по мере увеличения скорости системы, функция кеширования и дизайн становятся более важными.

Для того, чтобы свести к минимуму необходимость чтения данных из основной памяти процессора, обычно, в современной системе существует два или три уровня кэша, которые называются 1-ый уровень (L1), 2-ой уровень (L2) и 3-ий уровень (L3).

L1 кэш также называется интегрированным или внутренним кэшем, потому, что он встроен непосредственно в процессор как часть кристалла процессора. По этому, кеш L1 всегда работает на полной скорости ядра процессора и является самым быстрым кешем в любой системе. Все 486 процессоры и выше включают составной кэш L1, что делает их значительно быстрее предшественников.

Кэш L2 первоначально назывался внешним кешем, так как, когда он впервые появился, по отношению к процессору он был внешним. Первоначально это означало, что он был установлен на материнской плате, как в случае со всеми 386, 486 и Pentium системами первого поколения. В этих системах кэш L2, поскольку он установлен на материнской плате и подключён к шине CPU, работает на уровне материнской платы и скорости шины ЦП. В Pentium и более ранних системах, обычно вы найдёте кэш L2 физически рядом с разъёмом процессора.

В интересах повышения производительности более поздние версии процессоров от Intel и AMD включили кэш L2 как часть процессора. Во всех процессорах с конца 1999 года (и некоторых более ранних моделях) кэш L2, как и кэш L1, напрямую часть процессора. В чипах с матрицей L2 кеш работает на полной скорости ядра процессора и намного эффективнее.

Третий уровень или кэш L3, присутствует в процессорах с 2001 года. Первым процессором для настольного ПК с кешем L3 был Pentium 4 Extreme Edition, высококачественный чип, выпущенный в конце 2003 года с 2 МБ кэша L3 на кристалле. В то время казалось, что это только начало широкого распространения в настольных процессорах L3 кеша, но более поздние версии Pentium 4 Extreme Edition (а также его преемник, Pentium Extreme Edition) отказались от L3 кеша, используя вместо него увеличенный кеш L2. Кэш L3 вернулся в ПК-процессоры в 2007 году на AMD Phenom, а в 2008 году Intel Core i7, оба на одном кристалле имеют четыре ядра.

L3 особенно подходит для многоядерных процессоров, так как обеспечивает кеш-память, которой могут делиться все ядра.

С 2009 года кеш-память L3 используется в большинстве процессоров с двумя или более ядрами. На рисунке ниже показана конфигурация кэша L1/L2/L3, по отчёту CPU-Z ( www.cpuid.com ) для процессора Intel Core i5-3570K.

Скриншоты CPU-Z, показывающие информацию о процессоре/кэше для процессора Intel Core i5-3570K.

Стандарты памяти

Для того, чтобы память была дешёвой и взаимозаменяемой, как для чипов, так и для модулей, были разработаны отраслевые спецификации. Большинство промышленных чипов и модулей создала «Объединённая ассоциация технических инженеров по электронике (JEDEC)».

Из-за колебаний скорости (времени), напряжения и других проблем покупка соответствующей правильному отраслевому стандарту памяти, не гарантирует, что она будет работать в данной системе. Всегда следите за тем, чтобы приобретённая вами память работала с вашей системой или если это не так, вы могли бы получить возмещение или замену. Несмотря на то, что существуют, позволяющие использовать модули из разных источников для данной системы отраслевые стандарты, рекомендуется искать модули памяти, которые система или производитель памяти одобрили для этой системы. Часто, список утверждённых модулей или поставщиков вы можете найти в документации по системе или на веб-сайте производителя системы или модуля памяти.

Источник

Что такое ROM? Типы ROM и как она работает

Если вы не знаете, ROM (ПЗУ) акроним расшифровывается как постоянная память. Микросхемы ROM используются не только в компьютерах, но и в других электронных устройствах, таких как смартфоны. Также известный как хранилище для аппаратного обеспечения, это интегральная схема, которая запрограммирована с конкретными данными во время его производства.

ROM является энергонезависимой памятью, что означает, что в отличие от ОЗУ оно не теряет данные после выключения устройства, и это одна из основных причин, по которой он используется в качестве вторичного хранилища на устройствах, содержащих фиксированные программы и данные.

Как работает ROM?

Постоянная память работает так же, как массив. ROM содержит сетку из строк и столбцов, которые должны включаться или выключаться. Если значение равно 1, он использует диод для подключения линий. Когда значение равно 0, линии вообще не связаны. Каждый элемент массива соответствует элементу хранения, присутствующему в микросхеме памяти.

Адрес, который подается на чип, используется для выбора конкретной области памяти. Тогда значение, которое считывается из микросхемы памяти, соответствует содержимому выбранного элемента массива.

В ROM, когда есть ввод в декодер, он будет в двоичной форме, а вывод будет десятичным эквивалентом этому.

Источник

Современная оперативная память (RAM FAQ 1.01)

SDRAM: Определение

Аббревиатура SDRAM расшифровывается как Synchronous Dynamic Random Access Memory — синхронная динамическая память с произвольным доступом. Остановимся подробнее на каждом из этих определений. Под «синхронностью» обычно понимается строгая привязка управляющих сигналов и временных диаграмм функционирования памяти к частоте системной шины. Вообще говоря, в настоящее время изначальный смысл понятия синхронности становится несколько условным. Во-первых, частота шины памяти может отличаться от частоты системной шины (в качестве примера можно привести уже сравнительно давно существующий «асинхронный» режим работы памяти DDR SDRAM на платформах AMD K7 с чипсетами VIA KT333/400, в которых частоты системной шины процессора и шины памяти могут соотноситься как 133/166 или 166/200 МГц). Во-вторых, ныне существуют системы, в которых само понятие «системной шины» становится условным — речь идет о платформах класса AMD Athlon 64 с интегрированным в процессор контроллером памяти. Частота «системной шины» (под которой в данном случае понимается не шина HyperTransport для обмена данными с периферией, а непосредственно «шина» тактового генератора) в этих платформах является лишь опорной частотой, которую процессор умножает на заданный коэффициент для получения собственной частоты. При этом контроллер памяти всегда функционирует на той же частоте, что и сам процессор, а частота шины памяти задается целым делителем, который может не совпадать с первоначальным коэффициентом умножения частоты «системной шины». Так, например, режиму DDR-333 на процессоре AMD Athlon 64 3200+ будут соответствовать множитель частоты «системной шины» 10 (частота процессора и контроллера памяти 2000 МГц) и делитель частоты памяти 12 (частота шины памяти 166.7 МГц). Таким образом, под «синхронной» операцией SDRAM в настоящее время следует понимать строгую привязку временных интервалов отправки команд и данных по соответствующим интерфейсам устройства памяти к частоте шины памяти (проще говоря, все операции в ОЗУ совершаются строго по фронту/срезу синхросигнала интерфейса памяти). Так, отправка команд и чтение/запись данных может осуществляться на каждом такте шины памяти (по положительному перепаду — «фронту» синхросигнала; в случае памяти DDR/DDR2 передача данных происходит как по «фронту», так и по отрицательному перепаду — «срезу» синхросигнала), но не по произвольным временным интервалам (как это осуществлялось в асинхронной DRAM).

Понятие «динамической» памяти, DRAM, относится ко всем типам оперативной памяти, начиная с самой древней, «обычной» асинхронной динамической памяти и заканчивая современной DDR2. Этот термин вводится в противоположность понятия «статической» памяти (SRAM) и означает, что содержимое каждой ячейки памяти периодически необходимо обновлять (ввиду особенности ее конструкции, продиктованной экономическими соображениями). В то же время, статическая память, характеризующаяся более сложной и более дорогой конструкцией ячейки и применяемая в качестве кэш-памяти в процессорах (а ранее — и на материнских платах), свободна от циклов регенерации, т.к. в ее основе лежит не емкость (динамическая составляющая), а триггер (статическая составляющая).

Наконец, стоит также упомянуть о «памяти с произвольным доступом» — Random Access Memory, RAM. Традиционно, это понятие противопоставляется устройствам «памяти только на чтение» — Read-Only Memory, ROM. Тем не менее, противопоставление это не совсем верно, т.к. из него можно сделать вывод, что память типа ROM не является памятью с произвольным доступом. Это неверно, потому как доступ к устройствам ROM может осуществляться в произвольном, а не строго последовательном порядке. И на самом деле, наименование «RAM» изначально противопоставлялось ранним типам памяти, в которых операции чтения/записи могли осуществляться только в последовательном порядке. В связи с этим, более правильно назначение и принцип работы оперативной памяти отражает аббревиатура «RWM» (Read-Write Memory), которая, тем не менее, встречается намного реже. Заметим, что русскоязычным сокращениям RAM и ROM — ОЗУ (оперативное запоминающее устройство) и ПЗУ (постоянное запоминающее устройство), соответственно, подобная путаница не присуща.

Микросхемы SDRAM: Физическая организация и принцип работы

Общий принцип организации и функционирования микросхем динамической памяти (DRAM) практически един для всех ее типов — как первоначальной асинхронной, так и современной синхронной. Исключение составляют разве что экзотические варианты, тем не менее, существовавшие еще до появления SDRAM, вроде Direct Rambus DRAM (DRDRAM). Массив памяти DRAM можно рассматривать как матрицу (двумерный массив) элементов (строго говоря, это понятие относится к логическому уровню организации микросхемы памяти, рассмотренному в следующем разделе, но его необходимо ввести здесь для наглядности), каждый из которых содержит одну или несколько физических ячеек (в зависимости от конфигурации микросхемы), способных вмещать элементарную единицу информации — один бит данных. Ячейки представляют собой сочетание транзистора (ключа) и конденсатора (запоминающего элемента). Доступ к элементам матрицы осуществляется с помощью декодеров адреса строки и адреса столбца, которые управляются сигналами RAS# (сигнал выбора строки — Row Access Strobe) и CAS# (сигнал выбора столбца — Column Access Strobe).

Из соображений минимизации размера упаковки микросхемы, адреса строк и столбцов передаются по одним и тем же адресным линиям микросхемы — иными словами, говорят о мультиплексировании адресов строк и столбцов (упомянутые выше отличия в общих принципах функционирования микросхем DRDRAM от «обычных» синхронных/асинхронных DRAM проявляются, в частности, здесь — в этом типе микросхем памяти адреса строк и столбцов передаются по разным физическим интерфейсам). Так, например, 22-разрядный полный адрес ячейки может разделяться на два 11-разрядных адреса (строки и столбца), которые последовательно (через определенный интервал времени, см. раздел «Тайминги памяти») подаются на адресные линии микросхемы памяти. Одновременно со второй частью адреса (адреса столбца) по единому командно-адресному интерфейсу микросхемы SDRAM подается соответствующая команда (чтения или записи данных). Внутри микросхемы памяти адреса строки и столбца временно сохраняются в буферах (защелках) адреса строки и адреса столбца, соответственно.

Важно заметить, что с динамической матрицей памяти связан особый буфер статической природы, именуемый «усилителем уровня» (SenseAmp), размер которого равен размеру одной строки, необходимый для осуществления операций чтения и регенерации данных, содержащихся в ячейках памяти. Поскольку последние физически представляют собой конденсаторы, разряжающиеся при совершении каждой операции чтения, усилитель уровня обязан восстановить данные, хранящиеся в ячейке, после завершения цикла доступа (более подробно участие усилителя уровня в цикле чтения данных из микросхемы памяти рассмотрено ниже).

Кроме того, поскольку конденсаторы со временем теряют свой заряд (независимо от операций чтения), для предотвращения потери данных необходимо периодически обновлять содержимое ячеек. В современных типах памяти, которые поддерживают режимы автоматической регенерации (в «пробужденном» состоянии) и саморегенерации (в «спящем» состоянии), обычно это является задачей внутреннего контроллера регенерации, расположенного непосредственно в микросхеме памяти.

Схема обращения к ячейке памяти в самом общем случае может быть представлена следующим образом:

1. На адресные линии микросхемы памяти подается адрес строки. Наряду с этим подается сигнал RAS#, который помещает адрес в буфер (защелку) адреса строки.

2. После стабилизации сигнала RAS#, декодер адреса строки выбирает нужную строку, и ее содержимое перемещается в усилитель уровня (при этом логическое состояние строки массива инвертируется).

3. На адресные линии микросхемы памяти подается адрес столбца вместе с подачей сигнала CAS#, помещающего адрес в буфер (защелку) адреса столбца.

4. Поскольку сигнал CAS# также служит сигналом вывода данных, по мере его стабилизации усилитель уровня отправляет выбранные (соответствующие адресу столбца) данные в буфер вывода.

5. Сигналы CAS# и RAS# последовательно дезактивируются, что позволяет возобновить цикл доступа (по прошествии промежутка времени, в течение которого данные из усилителя уровня возвращаются обратно в массив ячеек строки, восстанавливая его прежнее логическое состояние).

Так выглядела реальная схема доступа к ячейке DRAM в самом первоначальном ее варианте, реализованном еще до появления первых реально используемых микросхем/модулей асинхронной памяти типа FPM (Fast Page Mode) DRAM. Тем не менее, нетрудно заметить, что эта схема является достаточно неоптимальной. Действительно, если нам требуется считать содержимое не одной, а сразу нескольких подряд расположенных ячеек, отличающихся только адресом столбца, но не адресом строки, то нет необходимости каждый раз подавать сигнал RAS# с одним и тем же адресом строки (т.е. выполнять шаги 1-2). Вместо этого, достаточно удерживать сигнал RAS# активным на протяжении промежутка времени, соответствующего, например, четырем последовательным циклам чтения (шаги 3-4, с последующей дезактивацией CAS#), после чего дезактивировать сигнал RAS#. Именно такая схема применялась в асинхронной памяти типа FPM DRAM и более поздней EDO (Enhanced Data Output) DRAM. Последняя отличалась опережающей подачей адреса следующего столбца, что позволяло достичь меньших задержек при операциях чтения.

В современных микросхемах SDRAM схема обращения к ячейкам памяти выглядит аналогично. Далее, в связи с обсуждением задержек при доступе в память (таймингов памяти), мы рассмотрим ее более подробно.

Микросхемы SDRAM: Логическая организация

А пока перейдем к рассмотрению организации микросхем памяти SDRAM на логическом уровне. Как уже было сказано выше, микросхема DRAM, фактически, представляет собой двумерный массив (матрицу) элементов, состоящих из одного или нескольких элементарных физических ячеек. Очевидно, что главной характеристикой этого массива является его емкость, выражаемая в количестве бит информации, которую он способен вместить. Часто можно встретить понятия «256-Мбит», «512-Мбит» микросхем памяти — речь здесь идет именно об этом параметре. Однако составить эту емкость можно разными способами — мы говорим сейчас не о количестве строк и столбцов, но о размерности, или «вместимости» индивидуального элемента. Последняя прямо связана с количеством линий данных, т.е. шириной внешней шины данных микросхемы памяти (но не обязательно с коэффициентом пропорциональности в единицу, что мы увидим ниже, при рассмотрении отличий памяти типа DDR и DDR2 SDRAM от «обычной» SDRAM). Ширина шины данных самых первых микросхем памяти составляла всего 1 бит, в настоящее же время наиболее часто встречаются 4-, 8- и 16- (реже — 32-) битные микросхемы памяти. Таким образом, микросхему памяти емкостью 512 Мбит можно составить, например, из 128М (134 217 728) 4-битных элементов, 64М (67 108 864) 8-битных элементов или 32М (33 554 432) 16-битных элементов — соответствующие конфигурации записываются как «128Mx4», «64Mx8» и «32Mx16». Первая из этих цифр именуется глубиной микросхемы памяти (безразмерная величина), вторая — шириной (выраженная в битах).

Существенная отличительная особенность микросхем SDRAM от микросхем более ранних типов DRAM заключается в разбиении массива данных на несколько логических банков (как минимум — 2, обычно — 4). Не следует путать это понятие с понятием «физического банка» (называемого также «ранком» (rank) памяти), определенным для модуля, но не микросхемы памяти — его мы рассмотрим далее. Сейчас лишь отметим, что внешняя шина данных каждого логического банка (в отличие от физического, который составляется из нескольких микросхем памяти для «заполнения» шины данных контроллера памяти) характеризуется той же разрядностью (шириной), что и разрядность (ширина) внешней шины данных микросхемы памяти в целом (x4, x8 или x16). Иными словами, логическое разделение массива микросхемы на банки осуществляется на уровне количества элементов в массиве, но не разрядности элементов. Таким образом, рассмотренные выше реальные примеры логической организации 512-Мбит микросхемы при ее «разбиении» на 4 банка могут быть записаны как 32Mx4x4 банка, 16Mx8x4 банка и 8Mx16x4 банка, соответственно. Тем не менее, намного чаще на маркировке микросхем памяти (либо ее расшифровке в технической документации) встречаются именно конфигурации «полной» емкости, без учета ее разделения на отдельные логические банки, тогда как подробное описание организации микросхемы (количество банков, строк и столбцов, ширину внешней шины данных банка) можно встретить лишь в подробной технической документации на данный вид микросхем SDRAM.

Разбиение массива памяти SDRAM на банки было введено, главным образом, из соображений производительности (точнее, минимизации системных задержек — т.е. задержек поступления данных в систему). В самом простом и пока достаточном изложении, можно сказать, что после осуществления любой операции со строкой памяти, после дезактивации сигнала RAS#, требуется определенное время для осуществления ее «подзарядки». И преимущество «многобанковых» микросхем SDRAM заключается в том, что можно обращаться к строке одного банка, пока строка другого банка находится на «подзарядке». Можно расположить данные в памяти и организовать к ним доступ таким образом, что далее будут запрашиваться данные из второго банка, уже «подзаряженного» и готового к работе. В этот момент вполне естественно «подзаряжать» первый банк, и так далее. Такая схема доступа к памяти называется «доступом с чередованием банков» (Bank Interleave).

Модули SDRAM: Организация

Основные параметры логической организации микросхем памяти — емкость, глубину и ширину, можно распространить и на модули памяти типа SDRAM. Понятие емкости (или объема) модуля очевидно — это максимальный объем информации, который данный модуль способен в себя вместить. Теоретически он может выражаться и в битах, однако общепринятой «потребительской» характеристикой модуля памяти является его объем (емкость), выраженный в байтах — точнее, учитывая современный уровень используемых объемов памяти — в мега-, или даже гигабайтах.

Ширина модуля — это разрядность его интерфейса шины данных, которая соответствует разрядности шины данных контроллера памяти и для всех современных типов контроллеров памяти SDRAM (SDR, DDR и DDR2) составляет 64 бита. Таким образом, все современные модули характеризуются шириной интерфейса шины данных «x64». Каким же образом достигается соответствие между 64-битная шириной шины данных контроллера памяти (64-битным интерфейсом модуля памяти), когда типичная ширина внешней шины данных микросхем памяти обычно составляет всего 4, 8 или 16 бит? Ответ очень прост — интерфейс шины данных модуля составляется простым последовательным «слиянием» внешних шин данных индивидуальных микросхем модуля памяти. Такое «заполнение» шины данных контроллера памяти принято называть составлением физического банка памяти. Таким образом, для составления одного физического банка 64-разрядного модуля памяти SDRAM необходимо и достаточно наличие 16 микросхем x4, 8 микросхем x8 (это наиболее часто встречаемый вариант) или 4 микросхем x16.

Оставшийся параметр — глубина модуля, являющийся характеристикой емкости (вместимости) модуля памяти, выраженной в количестве «слов» определенной ширины, вычисляется, как нетрудно догадаться, простым делением полного объема модуля (выраженного в битах) на его ширину (разрядность внешней шины данных, также выраженную в битах). Так, типичный 512-МБ модуль памяти SDR/DDR/DDR2 SDRAM имеет глубину, равную 512МБайт * 8 (бит/байт) / 64 бита = 64М. Соответственно, произведение ширины на глубину дает полную емкость модуля и определяет его организацию, или геометрию, которая в данном примере записывается в виде «64Мx64».

Возвращаясь к физическим банкам модуля памяти, заметим, что при использовании достаточно «широких» микросхем x8 или x16 ничего не мешает поместить и большее их количество, соответствующее не одному, а двум физическим банкам — 16 микросхем x8 или 8 микросхем x16. Так различают однобанковые (или «одноранковые», single-rank) и двухбанковые («двухранковые», dual-rank) модули. Двухбанковые модули памяти наиболее часто представлены конфигурацией «16 микросхем x8», при этом один из физических банков (первые 8 микросхем) расположен с лицевой стороны модуля, а второй из них (оставшиеся 8 микросхем) — с тыльной. Наличие более одного физического банка в модуле памяти нельзя считать определенным преимуществом, т.к. может потребовать увеличения задержек командного интерфейса, которые рассмотрены в соответствующем разделе.

Модули памяти: Микросхема SPD

Еще до появления первого типа синхронной динамической оперативной памяти SDR SDRAM стандартом JEDEC предусматривается, что на каждом модуле памяти должна присутствовать небольшая специализированная микросхема ПЗУ, именуемая микросхемой «последовательного обнаружения присутствия» (Serial Presence Detect, SPD). Эта микросхема содержит основную информацию о типе и конфигурации модуля, временных задержках (таймингах, см. следующий раздел), которых необходимо придерживаться при выполнении той или иной операции на уровне микросхем памяти, а также прочую информацию, включающую в себя код производителя модуля, его серийный номер, дату изготовления и т.п. Последняя ревизия стандарта SPD модулей памяти DDR2 также включает в себя данные о температурном режиме функционирования модулей, которая может использоваться, например, для поддержания оптимального температурного режима посредством управления синхронизацией (регулированием скважности импульсов синхросигнала) памяти (так называемый «троттлинг памяти», DRAM Throttle). Более подробную информацию о микросхеме SPD и о том, как выглядит ее содержимое можно получить в нашей статье «SPD — схема последовательного детектирования», а также в серии наших исследований модулей оперативной памяти.

Тайминги памяти

Немаловажной категорией характеристик микросхем/модулей памяти являются «тайминги памяти» — понятие, наверняка так или иначе знакомое каждому пользователю ПК. Понятие «таймингов» тесно связано с задержками, возникающими при любых операциях с содержимым ячеек памяти в связи со вполне конечной скоростью функционирования устройств SDRAM, как и любых других интегральных схем. Задержки, возникающие при доступе в память, также принято называть «латентностью» памяти (этот термин не совсем корректен, и пришел в обиход с буквальным переводом термина latency, означающего «задержка»).

В этом разделе мы рассмотрим, где именно возникают задержки при операциях с данными — содержимым микросхем памяти, и как они связаны с важнейшими параметрами таймингов памяти. Поскольку в настоящем руководстве мы рассматриваем модули памяти класса SDRAM (SDR, DDR и DDR2), ниже мы рассмотрим конкретную схему доступа к данным, содержащимся в ячейках памяти микросхемы SDRAM. В этом разделе мы также рассмотрим несколько иную категорию таймингов, связанных не с доступом к данным, но с выбором номера физического банка для маршрутизации команд по командному интерфейсу модулей памяти класса SDRAM — так называемые «задержки командного интерфейса».

Схема доступа к данным микросхемы SDRAM

1. Активизация строки

Перед осуществлением любой операции с данными, содержащимися в определенном банке микросхемы SDRAM (чтения — команда READ, или записи — команда WRITE), необходимо «активизировать» соответствующую строку в соответствующем банке. С этой целью, на микросхему подается команда активизации (ACTIVATE) вместе с номером банка (линии BA0-BA1 для 4-банковой микросхемы) и адресом строки (адресные линии A0-A12, реальное количество которых зависит от количества строк в банке, в рассматриваемом примере 512-Мбит микросхемы памяти SDRAM их число составляет 2 13 = 8192).

Активизированная строка остается открытой (доступной) для последующих операций доступа до поступления команды подзарядки банка (PRECHARGE), по сути, закрывающей данную строку. Минимальный период «активности» строки — от момента ее активации до момента поступления команды подзарядки, определяется минимальным временем активности строки (Row Active Time, t_RAS).

Повторная активизация какой-либо другой строки того же банка не может быть осуществлена до тех пор, пока предыдущая строка этого банка остается открытой (т.к. усилитель уровня, содержащий буфер данных размером в одну строку банка и описанный в разделе «Микросхемы SDRAM: Физическая организация и принцип работы», является общим для всех строк данного банка микросхемы SDRAM). Таким образом, минимальный промежуток времени между активизацией двух различных строк одного и того же банка определяется минимальным временем цикла строки (Row Cycle Time, t_RC).

В то же время, после активизации определенной строки определенного банка микросхеме SDRAM ничего не мешает активизировать какую-либо другую строку другого банка (в этом и заключается рассмотренное выше преимущество «многобанковой» структуры микросхем SDRAM) на следующем такте шины памяти. Тем не менее, в реальных условиях производителями устройств SDRAM обычно здесь также умышленно вводится дополнительная задержка, именуемая «задержкой от активации строки до активации строки» (Row-to-Row Delay, t_RRD). Причины введения этой задержки не связаны с функционированием микросхем памяти как таковых и являются чисто электрическими — операция активизации строки потребляет весьма значительное количество электрического тока, в связи с чем частое их осуществление может приводить к нежелательным избыточным нагрузкам устройства по току.

2. Чтение/запись данных

Следующий временной параметр функционирования устройств памяти возникает в связи с тем, что активизация строки памяти сама по себе требует определенного времени. В связи с этим, последующие (после ACTIVATE) команды чтения (READ) или записи (WRITE) данных не могут быть поданы на следующем такте шины памяти, а лишь спустя определенный временной интервал, называемый «задержкой между подачей адреса строки и столбца» (RAS#-to-CAS# Delay, t_RCD).

Итак, после прошествия интервала времени, равного t_RCD, при чтении данных в микросхему памяти подается команда READ вместе с номером банка (предварительно активизированного командой ACTIVATE) и адресом столбца. Устройства памяти типа SDRAM ориентированы на чтение и запись данных в пакетном (Burst) режиме. Это означает, что подача всего одной команды READ (WRITE) приведет к считыванию из ячеек (записыванию в ячейки) не одного, а сразу нескольких подряд расположенных элементов, или «слов» данных (разрядность каждого из которых равна ширине внешней шины данных микросхемы — например, 8 бит). Количество элементов данных, считываемых одной командой READ или записываемых одной командой WRITE, называется «длиной пакета» (Burst Length) и обычно составляет 2, 4 или 8 элементов (за исключением экзотического случая передачи целой строки (страницы) — «Full-Page Burst», когда необходимо дополнительно использовать специальную команду BURST TERMINATE для прерывания сверхдлинной пакетной передачи данных). Заметим, что для микросхем памяти типа DDR и DDR2 параметр Burst Length не может принимать значение меньше 2 и 4 элементов, соответственно — причину этого мы рассмотрим ниже, в связи с обсуждением различий в реализации устройств памяти SDR/DDR/DDR2 SDRAM.

Возвращаясь к чтению данных, заметим, что существует две разновидности команды чтения. Первая из них является «обычным» чтением (READ), вторая называется «чтением с автоматической подзарядкой» (Read with Auto-Precharge, «RD+AP»). Последняя отличается тем, что после завершения пакетной передачи данных по шине данных микросхемы автоматически будет подана команда подзарядки строки (PRECHARGE), тогда как в первом случае выбранная строка микросхемы памяти останется «открытой» для осуществления дальнейших операций.

После подачи команды READ, первая порция данных оказывается доступной не сразу, а с задержкой в несколько тактов шины памяти, в течение которой данные, считанные из усилителя уровня, синхронизируются и передаются на внешние выводы микросхемы. Задержка между подачей команды чтения и фактическим «появлением» данных на шине считается наиболее важной и именуется пресловутой «задержкой сигнала CAS#» (CAS# Latency, t_CL). Последующие порции данных (в соответствии с длиной передаваемого пакета) оказываются доступными без каких-либо дополнительных задержек, на каждом последующем такте шины памяти (по 1 элементу за такт для устройств SDR, по 2 элемента в случае устройств DDR/DDR2).

Операции записи данных осуществляются аналогичным образом. Точно также существуют две разновидности команд записи — простая запись данных (WRITE) и запись с последующей автоматической подзарядкой строки (Write with Auto-Precharge, «WR+AP»). Точно также при подаче команды WRITE/WR+AP на микросхему памяти подаются номер банка и адрес столбца. Наконец, точно также запись данных осуществляется «пакетным» образом. Отличия операции записи от операции чтения следующие. Во-первых, первую порцию данных, подлежащих записи, необходимо подать по шине данных одновременно с подачей по адресной шине команды WRITE/WR+AP, номера банка и адреса столбца, а последующие порции, количество которых определяется длиной пакета — на каждом последующем такте шины памяти. Во-вторых, вместо «задержки сигнала CAS#» (t_CL) важной здесь является иная характеристика, именуемая «периодом восстановления после записи» (Write Recovery Time, t_WR). Эта величина определяет минимальный промежуток времени между приемом последней порции данных, подлежащих записи, и готовности строки памяти к ее закрытию с помощью команды PRECHARGE. Если вместо закрытия строки требуется последующее считывание данных из той же самой открытой строки, то приобретает важность другая задержка, именуемая «задержкой между операциями записи и чтения» (Write-to-Read Delay, t_WTR).

3. Подзарядка строки

Цикл чтения/записи данных в строки памяти, который в общем случае можно обозначить «циклом доступа к строке памяти», завершается закрытием открытой строки банка с помощью команды подзарядки строки — PRECHARGE (которая, как мы уже отмечали выше, может быть «автоматической», т.е. являться составной частью команд «RD+AP» или «WR+AP»). Последующий доступ к этому банку микросхемы становится возможным не сразу, а по прошествию интервала времени, называемого «временем подзарядки строки» (Row Precharge Time, t_RP). За этот период времени осуществляется собственно операция «подзарядки», т.е. возвращения элементов данных, соответствующих всем столбцам данной строки с усилителя уровня обратно в ячейки строки памяти.

Соотношения между таймингами

В заключение этой части, посвященной задержкам при доступе к данным, рассмотрим основные соотношения между важнейшими параметрами таймингов на примере более простых операций чтения данных. Как мы рассмотрели выше, в самом простейшем и самом общем случае — для пакетного считывания заданного количества данных (2, 4 или 8 элементов) необходимо осуществить следующие операции:

1) активизировать строку в банке памяти с помощью команды ACTIVATE;

2) подать команду чтения данных READ;

3) считать данные, поступающие на внешнюю шину данных микросхемы;

4) закрыть строку с помощью команды подзарядки строки PRECHARGE (как вариант, это делается автоматически, если на втором шаге использовать команду «RD+AP»).

Временной промежуток между первой и второй операцией составляет «задержку между RAS# и CAS#» (t_RCD), между второй и третьей — «задержку CAS#» (t_CL). Промежуток времени между третьей и четвертой операциями зависит от длины передаваемого пакета. Строго говоря, в тактах шины памяти он равен длине передаваемого пакета (2, 4 или 8), поделенного на количество элементов данных, передаваемых по внешней шине за один ее такт — 1 для устройств типа SDR, 2 для устройств типа DDR. Условно назовем эту величину «t_BL».

Важно заметить, что микросхемы SDRAM позволяют осуществлять третью и четвертую операции в некотором смысле «параллельно». Чтобы быть точным — команду подзарядки строки PRECHARGE можно подавать за некоторое количество тактов x до наступления того момента, на котором происходит выдача последнего элемента данных запрашиваемого пакета, не опасаясь при этом возникновения ситуации «обрыва» передаваемого пакета (последняя возникнет, если команду PRECHARGE подать после команды READ с временным промежутком, меньшим x). Не вдаваясь в подробности, отметим, что этот промежуток времени составляет величину, равную величине задержки сигнала CAS# за вычетом единицы (x = t_CL — 1).

Наконец, промежуток времени между четвертой операцией и последующим повтором первой операции цикла составляет «время подзарядки строки» (t_RP).

В то же время, минимальному времени активности строки (от подачи команды ACTIVATE до подачи команды PRECHARGE, t_RAS), по его определению, как раз отвечает промежуток времени между началом первой и началом четвертой операции. Отсюда вытекает первое важное соотношение между таймингами памяти:

где t_RCD — время выполнения первой операции, t_CL — второй, (t_BL — (t_CL — 1)) — третьей, наконец, вычитание единицы производится вследствие того, что период t_RAS не включает в себя такт, на котором осуществляется подача команды PRECHARGE. Сокращая это выражение, получаем:

Достаточно поразительный вывод, вытекающий из детального рассмотрения схемы доступа к данным, содержащимся в памяти типа SDRAM, заключается в том, что минимальное значение t_RAS не зависит(!) от величины задержки CAS#, t_CL. Зависимость первого от последнего — достаточно распространенное заблуждение, довольно часто встречающееся в различных руководствах по оперативной памяти.

В качестве примера первого соотношения, рассмотрим типичную высокоскоростную память типа DDR с величинами задержек (t_CL-t_RCD-t_RP) 2-2-2. При минимальной длине пакета BL = 2 (минимально возможной для DDR) необходимо затратить не менее 1 такта шины памяти для передачи пакета данных. Таким образом, в этом случае минимальное значение t_RAS оказывается равным 3 (столь малое значение t_RAS не позволяет выставить подавляющее большинство контроллеров памяти). Передача более длинных пакетов, состоящих из 4 элементов (BL = 4, t_BL = 2), увеличивает это значение до 4 тактов, наконец, для передачи максимального по длине 8-элементного пакета (BL = 8, t_BL = 4) требуемое минимальное значение t_RAS составляет 6 тактов. Отсюда следует, что, поскольку большинство контроллеров памяти не позволяют указать значение t_RAS n n-prefetch» всегда соответствует минимальная величина Burst Length, равная 2 n (n = 1 соответствует DDR; n = 2 — DDR2; n = 3 — грядущей DDR3).

Источник